ESD表示(ESD常识)
ESD表示(ESD常识)，新营销网红网本栏目通过数据整理汇集了ESD表示(ESD常识)相关信息，下面一起看看。
一直想性病网给大家讲讲ESD的理论。太经典了。因为理论性太强，如果之前的设备不懂理论，就不要浪费时间看这个了。任何理论都是一个循环。如果你画不出彩蛋，你就注定画不出大卫。
静电放电(ESD :)应该是电应力过大(EOS 3360)导致所有电子元器件或集成电路系统损坏的罪魁祸首。因为静电通常有非常高的瞬时电压(几千伏)，这种伤害是毁灭性的，是永久性的，会导致电路直接烧毁。，防止静电损坏是所有集成电路设计和制造中的首要问题。
静电通常是人为产生的，如生产、装配、测试、储存、搬运等过程中。可能会导致静电在人体、仪器或设备，甚至部件本身积聚。当人们在不知不觉中接触到这些带电物体时，就会形成放电路径，通过静电放电瞬间损坏电子元器件或系统(这就是为什么在维修电脑之前，必须在工作台上佩戴腕带。芯片防止静电对人体的伤害)，就像储存在云层中的电荷瞬间冲破云层产生猛烈的闪电，将大地劈开，而且一般是在雨天，因为空气湿度很高，容易形成导电引线。
那么，如何防止静电放电伤害呢？，改变环境，从源头上减少静电(比如减少摩擦，少穿羊毛衫，控制空气温湿度等。).，这不是我们今天讨论的重点。今天我们要讨论的是电路中如何涉及保护电路。当外界有静电时，我们的电子元件或系统可以保护自己不受静电的伤害(其实就是装了一根避雷针)。这也是许多IC设计者和制造商的头号问题。许多公司都有专门从事ESD设计的团队。今天就和大家聊聊基础理论，一步步讲解ESD保护的原理和注意事项。你会发现PN结/二极管、三极管、MOS管，前面提到的都用上了.
上一题讲解PN结二极管的理论时，说二极管有一个特性正向导通，反向截止(不记得的话参考上一课)，当反向偏置电压继续增大时会发生雪崩击穿，这就是所谓的箝位二极管。这是我们设计静电防护所需要的理论基础。我们就是利用这个反向截止的特性，让这个旁路在正常运行的时候打开，而当外面有静电的时候，这个旁路二极管就会雪崩，形成一个旁路通路，保护内部的电路或者电网(是不是类似于家里的水槽有一个溢流口，防止水龙头关着的时候整个卫生间进水)。那么问题来了，这个保护电路的这个击穿是不是彻底死了？是一次性的吗？不是。PN结的击穿分为两种，即电击穿和热击穿。电击穿是指雪崩击穿(低浓度)和齐纳击穿(高浓度)，而这种电击穿主要是由于载流子的碰撞电离产生新的电子-空穴对，所以可以恢复。，热击穿不能恢复，因为热积累导致硅(Si)熔化和燃烧。，我们需要在导通的瞬间控制电流。通常，高电阻与保护二极管串联。，你能类比一下为什么ESD区不能形成硅化物吗？还有一个理论性病网给大家。ESD一般在芯片输入端的焊盘旁边，而不是芯片内部，因为我们总希望外部的静电需要第一时间放电。放进去会有延迟(注意我前面解剖的芯片。焊盘旁边有二极管。甚至还有两级ESD，从而达到双重保护的目的。
在说ESD的原理和过程之前，先说一下ESD的标准和测试。根据静电的产生方式和对电路的破坏方式，通常有四种测试方法人体模型(HBM :)、机器模型、器件充电模型(CDM 3360)和电场感应模型(FIM 3360)。，业界通常采用前两种模式进行测试(HBM，
人体放电模式
是人体摩擦产生的电荷突然撞上芯片释放的电荷，导致芯片燃烧击穿。秋天和别人接触经常触电，就是这个原因。业界也有针对HBM的ESD标准的痕迹(MIL- STD-883C法3015.7，等效人体电容100pF，等效人体电阻1.5Kohm)，或者国际电子工业标准(EIA/JESD22-A114-A)，看你要遵循哪一个。如果是MIL-STD-883C法3015.7，规定小于2kV为1级，2kV~4kV为2级，4kV~16kV为3级。
机器放电模式(毫米)
，机器(比如机器人)产生的静电是通过引脚接触芯片释放的。子标准为EIAJ-IC-121 method 20(或标准EIA/JESD22-A115-A)，等效机阻为0(因为金属)，电容仍为100pF。因为机器是金属的，电阻为0，放电时间很短，几乎在ms或us之间。但更重要的是，由于等效电阻为0，电流很大，所以即使是200V MM放电也比2kV HBM放电危害更大。而且因为机器本身有很多电线会相互耦合，电流会干扰随时间的变化。
ESD测试类似于FAB中的GOI测试。指定pin后，给他一个ESD电压，持续一段时间，然后回来测试电性，看是否损坏。没问题，再加一个step的ESD电压一段时间，然后测量电性，如此类推，直到击穿发生。此时，击穿电压是ESD击穿的临界电压(ESD failur
e threshold Voltage)。通常我们都是给电路打三次电压(3 zaps)，为了降低测试周期，通常起始电压用标准电压的70% ESD threshold，每个step可以根据需要自己调整50V或者100V。
(1). Stress number = 3 Zaps. (5 Zaps, the worst case)
(2). Stress step
ΔVESD = 50V(100V) for VZAP =1000V
ΔVESD = 100V(250V, 500V) for VZAP 1000V
(3). Starting VZAP = 70% of averaged ESD failure threshold (VESD)
，因为每个chip的pin脚很多，你是一个个pin测试还是组合pin测试，所以会分为几种组合I/O-pin测试(Input and Output pins)、pin-to-pin测试、Vdd-Vss测试(输入端到输出端)、Analog-pin。
1. I/O pins
就是分别对input-pin和output-pin做ESD测试，而且电荷有正负之分，所以有四种组合input+正电荷、input+负电荷、output+正电荷、output+负电荷。测试input时候，则output和其他pin全部浮接(floating)，反之亦然。
2.pin-to-pin测试
静电放电发生在pin-to-pin之间形成回路，如果要每每两个脚测试组合太多，因为任何的I/O给电压之后如果要对整个电路产生影响一定是先经过VDD/Vss才能对整个电路供电，所以改良版则用某一I/O-pin加正或负的ESD电压，其他所有I/O一起接地，输入和输出浮接(Floating)。
3.Vdd-Vss之间静电放电
静电放电发生在pin-to-pin之间形成回路，如果要每每两个脚测试组合太多，因为任何的I/O给电压之后如果要对整个电路产生影响一定是先经过VDD/Vss才能对整个电路供电，所以改良版则用某一I/O-pin加正或负的ESD电压，其他所有I/O一起接地，输入和输出浮接(Floating)。
4.Analog-pin放电测试
因为模拟电路很多差分比对(Differential Pair)或者运算放大器(OP AMP)都是有两个输入端的，防止一个损坏导致差分比对或运算失效，所以需要单独做ESD测试，就是只针对这两个pin，其他pin全部浮接(floating)。
好了，ESD的原理和测试部分就讲到这里了，下面接着讲Process和设计上的factor随着摩尔定律的进一步缩小，器件尺寸越来越小，结深越来越浅，GOX越来越薄，所以静电击穿越来越容易，而且在Advance制程里面，Silicide引入也会让静电击穿变得更加尖锐，所以几乎所有的芯片设计都要克服静电击穿问题。
静电放电保护可以从FAB端的Process解决，也可以从IC设计端的Layout来设计，所以你会看到Prcess有一个ESD的option layer，或者Design rule里面有ESD的设计规则可供客户选择等等。有些客户也会自己根据SPICE model的电性通过layout来设计ESD。
1、制程上的ESD
要么改变PN结，要么改变PN结的负载电阻，而改变PN结只能靠ESD_IMP了，而改变与PN结的负载电阻，就是用non-silicide或者串联电阻的 了。
1）Source/Drain的ESD implant
因为我们的LDD结构在gate poly两边很容易形成两个浅结，而这个浅结的尖角电场比较集中，而且因为是浅结，所以它与Gate比较近，所以受Gate的末端电场影响比较大，所以这样的LDD尖角在耐ESD放电的能力是比较差的( 1kV)，所以如果这样的Device用在I/O端口，很容造成ESD损伤。所以根据这个理论，我们需要一个单独的器件没有LDD，需要一道ESD implant，打一个比较深的N+_S/D，这样就可以让那个尖角变圆而且离表面很远，所以可以明显提高ESD击穿能力( 4kV)。这样的 话这个额外的MOS的Gate就必须很长防止穿通(punchthrough)，而且因为器件不一样了，所以需要单独提取器件的SPICE Model。
2）接触孔(contact)的ESD implant
在LDD器件的N+漏极的孔下面打一个P+的硼，而且深度要超过N+漏极(drain)的深度，这样就可以让原来Drain的击穿电压降低(8V-- 6V)，所以可以在LDD尖角发生击穿之前先从Drain击穿导走从而保护Drain和Gate的击穿。所以这样的设计能够保持器件尺寸不变，且MOS结构没有改变，故不需要重新提取SPICE model。这种智能用于non-silicide制程，否则contact你也打不进去implant。
3）SAB (SAlicide Block)
一般我们为了降低MOS的互连电容，我们会使用silicide/SAlicide制程，这样器件如果工作在输出端，我们的器件负载电阻变低，外界 ESD电压将会全部加载在LDD和Gate结构之间很容易击穿损伤，所以在输出级的MOS的Silicide/Salicide我们通常会用SAB(SAlicide Block)光罩挡住RPO，不要形成silicide，增加一个photo layer成本增加，ESD电压可以从1kV提高到4kV。
4）串联电阻法
这种 不用增加光罩，应该是最省钱的了，原理有点类似第三种(SAB)增加电阻法，我就故意给他串联一个电阻(比如Rs_NW，或者HiR，等)，这样也达到了SAB的 。
2、设计上的ESD
这就完全靠设计者的功夫了，有些公司在设计规则就已经提供给客solution了，客户只要照着画就行了，有些没有的则只能靠客户自己的 designer 了，很多设计规则都是写着这个只是 guideline/reference，不是 guarantee 的。
一般都是把Gate/Source/Bulk短接在一起，把Drain结在I/O端承受ESD的浪涌(surge)电压，NMOS称之为GGNMOS (Gate-Grounded NMOS)PMOS称之为GDPMOS (Gate-to-Drain PMOS)。以NMOS为例，原理都是Gate关闭状态，Source/Bulk的PN结本来是短接0偏的，当I/O端有大电压时，则Drain/Bulk PN结雪崩击穿，瞬间bulk有大电流与衬底电阻形成压差导致Bulk/Source的PN正偏，所以这个MOS的寄生横向NPN管进入放大区(发射结正偏,集电结反偏)，所以呈现特性，起到保护作用。PMOS同理推导。
这个原理看起来简单，设计的精髓(know-how)是什么？怎么触发BJT？怎么维持？怎么撑到HBM 2KV or 4KV？
如何触发？必须有足够大的衬底电流，所以后来发展到了现在普遍采用的多指交叉并联结构(multi-finger)。这种结构主要技术问题是基区宽度增加，放大系数减小，所以不容易开启。而且随着finger数量增多，会导致每个finger之间的均匀开启变得很困难，这也是ESD设计的瓶颈所在。
如果要改变这种问题，大概有两种做法(因为triger的是电压，改善电压要么是电阻要么是电流)1、利用SAB(SAlicide-Block)在I/O的Drain上形成一个高阻的non-Silicide区域，使得漏极方块电阻增大，而使得ESD电流分布更均匀，从而提高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，类似上面的接触孔P+ ESD imp)，在N+Drain下面打一个P+，降低Drain的雪崩击穿电压，更早有比较多的雪崩击穿电流(详见文献论文: Inner Pickup on ESD of multi-finger NMOS.pdf)。
对于的ESD有两个小小的常识要跟大家分享一下
1)NMOS我们通常都能看到比较好的特性，实际上PMOS很难有特性，而且PMOS耐ESD的特性普遍比NMOS好，这个道理同HCI效应，主要是因为NMOS击穿时候产生的是电子，迁移率很大，所以Isub很大容易使得Bulk/Source正向导通，PMOS就难咯。
2) Trigger电压/Hold电压: Trigger电压就是之前将的的第一个拐点(Knee-point)，寄生BJT的击穿电压，而且要介于BVCEO与BVCBO之间。而Hold电压就是要维持持续ON，又不能进入栅锁(Latch-up)状态，否则就进入二次击穿(热击穿)而损坏了。还有个概念就是二次击穿电流，就是进入Latch-up之后I^2R热量骤增导致硅融化了，而这个就是要限流，可以通过控制W/L，或者增加一个限流高阻， 最简单最常用的 是拉大Drain的距离/拉大SAB的距离(ESD rule的普遍做法)。
3、栅极耦合(Gate-Couple) ESD技术
我们刚刚讲过，Multi-finger的ESD设计的瓶颈是开启的均匀性，假设有10只finger，而在ESD 放电发生时，这10 支finger 并不一定会导通(一般是因Breakdown 而导通)，常见到只有2-3 支finger会先导通，这是因布局上无法使每finger的相对位置及拉线方向完全相同所致，这2~3 支finger 一导通，ESD电流便集中流向这2~3支的finger，而其它的finger 仍是保持关闭的，所以其ESD 防护能力等效于只有2~3 支finger的防护能力，而非10 支finger 的防护能力。这也就是为何组件尺寸已经做得很大，但ESD 防护能力并未如预期般地上升的主要原因，增打面积未能预期带来ESD增强，怎么办？其实很简单，就是要降低Vt1(Trigger电压)，我们通过栅极增加电压的方式，让衬底先开启代替击穿而提前导通产生衬底电流，这时候就能够让其他finger也一起开启进入导通状态，让每个finger都来承受ESD电流，真正发挥大面积的ESD作用。
finger也一起开启进入导通状态，让每个finger都来承受ESD电流，真正发挥大面积的ESD作用。
这种GCNMOS的ESD设计有个缺点是沟道开启了产生了电流容易造成栅氧击穿，所以他不见的是一种很好的ESD设计方案，而且有源区越小则栅压的影响越大，而有源区越大则越难开启，所以很难把握。
4.还有一种复杂的ESD保护电路: 可控硅晶闸管(SCR: Silicon Controlled Rectifier
(SCR: Silicon Controlled Rectifier）
它就是我们之前讲过的CMOS寄生的PNPN结构触发产生并且Latch-up，通过ON/OFF实现对电路的保护，大家可以回顾一下，只要把上一篇里面那些抑制LATCH-up的factor想法让其发生就可以了，不过只能适用于Layout，不能适用于Process，否则Latch-up又要fail了。
，ESD的设计学问太深了，我这里只是抛砖引玉性病网给大家科普一下了，基本上ESD的方案有如下几种:电阻分压、二极管、MOS、寄生BJT、SCR(PNPN structure)等几种 。而且ESD不仅和Design相关，更和FAB的process相关，而且学问太深了，这里我也不是很了解，无法给再大家深入了。术业专攻学无止境，工作中只有不断学习才会创收更高效益。
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